《考察报告》连载五｜多元算力 多连锁反应竞争

布了“的公司有史以来最详细的单晶生产工艺和积体电路技术路线图”，改用“等效”的单晶定名为法，将之前的 10nm Enhance Fin 单晶更是 名为 Intel 7，使用 2022 年上半年批量装配的第四代至强于可扩充Intel(CB Sapphire Rapids)；原先的 7nm 单晶更是名为 Intel 4， 此后还有 Intel 3、Intel 20A、Intel 18A 等。

的系统设计与积体电路 半导体的单晶生产工艺仍在飞跃，但已跟不上中央处理器规格提升的速度，所以各种不同层次的“堆料”技术手段愈发罕见。

容计算供应当商追求统计数据里面心级别的规基底和内置级别的密度，四路和 三镇等单机层次以较新手“堆 CPU”的作法并相悖风潮，双路搜索引擎更是颇受欢迎。

IDC 的统计数据显示：双路(2S) 的商品份额一直比较稳定在 88% 上下， 三镇(8S) 和四路(4S)的商品一路降至不足 4%，空出的份额被单路(1S)占据，这要得益于AMD 和 Arm Intel反应器数的上升(单路可替代低端双路)

IBM至强于三兄弟搜索引擎 CPU 二者之间的点对点使用专用入口，从至强于 E5/ E7 早期的 QPI(Quick Path Interconnect) 到至强于可扩充Intel的 UPI(Ultra Path Interconnect)，统计数据带宽和效率更是高、空闲电源供应器降低。以 2021 年推出的第三代至强于可扩充Intel(CB Ice Lake-SP) 为例， 两个 CPU 二者之间可以有有数 3 条 11.2GT/s 的 UPI 信令通信系统。

第数代至强于可扩充(XeonScalable)平台就可以缺少(默认的)第三条UPI

AMD 的 EPYC 三兄弟搜索引擎 CPU， 用 于 CPU 二者之间点对点的 Infinity Fabric，与 PCIe 入口是复用的。并不一定，EPYC 7002/7003 第一部虽然每 CPU 有 128 个 PCIe 4.0 入口，但在双 CPU 配置下，会各战死沙场一定存量的 PCIe 入口使用连接彼此，所以能缺少的 PCIe 入口数目可 将近 162 个，仅比单路系统设计多四分之一强于。

64 位 Arm CPU 的 CCIX 也有类似的情况，而 AWS 的三代 Griton Intel都使用单路方案。7nm 单晶的 Griton2 和 5nm 单晶的 Griton3 都是 64 反应器心(64 线程) ，但是后者的每个反应器更是强于，并替换到 DDR5 和 PCIe 5.0， 电路数目将近 550 亿，几乎是前者的两倍。

CPU 愈发十分复杂，为了情况下研发的良率，将一个 CPU 拆细分多个较小的微处理器(die)分别装配、最后点对点、积体电路在一起的作法，随之普及地被。

第一二代 AMD EPYCIntel的系统设计对比图

一种是对等均分，各微处理器的成分一致，很难角分。第数代 EPYC Intel由 4 个包含反应器心及其 Cache、片间点对点的 CCD(Core Complex Die) 一组， 这种的系统设计被称做多中央处理器基底 块(multi-chip module，MCM)。

从四等分的角度来看，Sapphire Rapids 也可以归入此类。

另一种是按功能拆成，装配、搭配非常灵活。AMD CB Rome 的第 二代 EPYC Intel，使用被称做 Chiplet(小中央处理器)的的系统设计，由 1 个 专使用点对点的 IOD 和有数 8 个 CCD 一组，总计 9 个微处理器(1+8) 。通过相应 CCD 的存量，第二、三代 EPYC Intel可以缺少 8 ~ 64 个反应器心。

在CB Milan 的第三代 EPYC Intel上，AMD 和DRAM还把 Chiplet 积体电路技术与中央处理器堆叠技术相结合，意味着 3D V-Cache(3D 垂直缓存) ， 推出 L3 Cache 容量高将近 768MiB 的 Milan-X。

AWS 的 Griton3 也使用了 I/O 与计算相分离的 Chiplet 设计，而在就其意味着上几乎是 AMD 的“相反”：64 个反应器心一组的更大微处理器居里面，4 个 DDR(控制器)微处理器和 2 个 PCIe(控制器)微处理器三面环绕，总计 7 个微处理器(1+6)。Griton3 是 AWS 自用的 CPU，不追求反应器心存量上的适应性。

无论如何意味着，Chiplet 现在是业界短期内。2022 年 3 同年 2 日，日冬日(ASE)、AMD、Arm、谷歌容、IBM、Meta(Facebook) 、 微软、高通、三星和DRAM，从领先的 CPU 供应当商、厂商厂到超大规基底用户，总计同发动小中央处理器点对点标准规范UCIe(Universal Chiplet Interconnect Express)，并公布了 1.0 约束。

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